Placa IIE-Cyclone

Abstract

Nuestro Proyecto consistió en el desarrollo de una plataforma basada en lógica reconfigurable y de un algoritmo de compresión de imágenes sin pérdida para implementar en ella. La placa IIE-Cyclone fue diseñada para ser utilizada como una plataforma de desarrollo genérica. El procesamiento se basa en un FPGA Cyclone II de Altera, y cuenta también con una memoria SDRAM, una interfaz serial RS232 y otra del tipo Camera Link para comunicarse con otros dispositivos, así como pulsadores, dip switches y LEDs. El algoritmo de compresión de imágenes sin pérdida que implementamos está basado en el algoritmo LOCO-I y fue desarrollado en lenguaje VHDL de diseño de hardware. Al LOCO-I le realizamos varias modificaciones para mejorar su desempeño en un FPGA y optimizar los recursos del mismo. Trabajamos con imágenes de 100 x 100 píxeles en escala de grises, utilizando solamente un 5% del chip. Los resultados logrados fueron similares a los de otras implementaciones en hardware e incluso en software. Alcanzamos una tasa de compresión en el entorno de 35 %, pudiendo procesar 1.88 Mpíxeles/seg.